linux-imx

// SPDX-License-Identifier: GPL-2.0+

/*

 * PCIe host controller driver for Xilinx AXI PCIe Bridge

 *

 * Copyright (c) 2012 - 2014 Xilinx, Inc.

 *

 * Based on the Tegra PCIe driver

 *

 * Bits taken from Synopsys DesignWare Host controller driver and

 * ARM PCI Host generic driver.

 */

​

#include <linux/interrupt.h>

#include <linux/irq.h>

#include <linux/irqdomain.h>

#include <linux/kernel.h>

#include <linux/init.h>

#include <linux/msi.h>

#include <linux/of_address.h>

#include <linux/of_pci.h>

#include <linux/of_platform.h>

#include <linux/of_irq.h>

#include <linux/pci.h>

#include <linux/platform_device.h>

​

#include "../pci.h"

​

/* Register definitions */

#define XILINX_PCIE_REG_BIR     0x00000130

#define XILINX_PCIE_REG_IDR     0x00000138

#define XILINX_PCIE_REG_IMR     0x0000013c

#define XILINX_PCIE_REG_PSCR        0x00000144

#define XILINX_PCIE_REG_RPSC        0x00000148

#define XILINX_PCIE_REG_MSIBASE1    0x0000014c

#define XILINX_PCIE_REG_MSIBASE2    0x00000150

#define XILINX_PCIE_REG_RPEFR       0x00000154

#define XILINX_PCIE_REG_RPIFR1      0x00000158

#define XILINX_PCIE_REG_RPIFR2      0x0000015c

​

/* Interrupt registers definitions */

#define XILINX_PCIE_INTR_LINK_DOWN  BIT(0)

#define XILINX_PCIE_INTR_ECRC_ERR   BIT(1)

#define XILINX_PCIE_INTR_STR_ERR    BIT(2)

#define XILINX_PCIE_INTR_HOT_RESET  BIT(3)

#define XILINX_PCIE_INTR_CFG_TIMEOUT    BIT(8)

#define XILINX_PCIE_INTR_CORRECTABLE    BIT(9)

#define XILINX_PCIE_INTR_NONFATAL   BIT(10)

#define XILINX_PCIE_INTR_FATAL      BIT(11)

#define XILINX_PCIE_INTR_INTX       BIT(16)

#define XILINX_PCIE_INTR_MSI        BIT(17)

#define XILINX_PCIE_INTR_SLV_UNSUPP BIT(20)

#define XILINX_PCIE_INTR_SLV_UNEXP  BIT(21)

#define XILINX_PCIE_INTR_SLV_COMPL  BIT(22)

#define XILINX_PCIE_INTR_SLV_ERRP   BIT(23)

#define XILINX_PCIE_INTR_SLV_CMPABT BIT(24)

#define XILINX_PCIE_INTR_SLV_ILLBUR BIT(25)

#define XILINX_PCIE_INTR_MST_DECERR BIT(26)

#define XILINX_PCIE_INTR_MST_SLVERR BIT(27)

#define XILINX_PCIE_INTR_MST_ERRP   BIT(28)

#define XILINX_PCIE_IMR_ALL_MASK    0x1FF30FED

#define XILINX_PCIE_IMR_ENABLE_MASK 0x1FF30F0D

#define XILINX_PCIE_IDR_ALL_MASK    0xFFFFFFFF

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